先用锁相环2倍频，再用计数器5分频，最后用JK触发器或D触发器2分频，得到的就是占空比50%的5分频。
门电路也可实现，但由于电路结构使得电容充放电导致门的输入电压会高于电源电压或低于0V，从而使得占空比通常不是50%，当对此要求不高时可以使用。另外TTL做到5Hz不太容易，CMOS可以。
R1 数值不能小於1k ， R2 和C 决定要求方波频率，R2数值对比R1越大，占空比越接近50%。R1=2k ， R2=75k ，C= 0.01uF 频率=952Hz ， 占空比=50%。
Vcc≈8v，R1=1k，R2=2k，C1=270pF，占空比60%。
对于任一方波信号，要改变其占空比（对应于导通时间，即信号处于高电平状态的时间），一般有两种实现途径：一是改变其导通时间而频率保持不变，二是改变其频率而导通时间保持不变。
如果是一阶RC电路，输入占空比50%的方波，输出与RC的结构、参数输入信号的频率有密切关系。假设T为信号周期：RC为低通滤波器模式/积分器模式。
1、偶数分频器示例，20分频即N=20，占空比50%。
2、如果你的预装载值TIM_TimeBaseStructure.TIM_Period设为100TIM_SetCompare2（20），就是20%占空比了。
3、两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。
4、第一个的分频系数为20MHz/10KHz=2000，第二个的分频系数为10KHz/1KHz=10，再将第一个分频器的输出通过一个D触发器构成的2分频器（将q_n输出端反馈至d输入端，输出端q即为输入端clk的2分频）即可。
5、通常8寸以下的两分频里不会出现并联电容，有的话一般在5uF以下，这个电容会影响中频的清晰度。并联电容器，shuntcapacitor，原称移相电容器。主要用于补偿电力系统感性负荷的无功功率，以提高功率因数。
6、一个分频器设计的参考公式，在实际中，分频器的各元件数值可能与这相比有相当大的不同，这是因为扬声器的阻抗特性并不是线性的，而是随着频率的升高同样也在上升。
1、用模拟方式设计一个方波发生器和三角波发生器，频率在100Hz到10KHz之间任意可调，幅度在±5V。
2、由于方波产生较容易，建议先用截止频率为方波基波频率，电路形式最简单的二阶无源RC低通滤波器对方波进行滤波，滤除各种高频杂波。其后再接一个滞回比较器重新产生同频率的较为纯正的方波。
3、本实验箱采样频率fs固定为10KHz，低通滤波器的截止频率约为5KHz。
4、写出设计圆形滤波器的方法（巴特沃斯，切比雪夫，椭圆） 借助模拟滤波器设计IIR高通数字滤波器，不强调要求，应用（双线性变换法）。
5、根据参考文献1，每部分的转降频率分别为113及119 kHz，阻尼值分别为775及0.821，并且这两个滤波器分区的高通、带通和低通系数分别为0、0与1。您可以使用这两个带有上述参数的滤波器部分来实现所要求的滤波器。
1、你画出的波形图不够多，所以不好判断，看下面的波形图：Q0：二分频，占空比 50%。Q1：六分频，占空比 333% ，（1/3）。Q2：六分频，占空比 666% ，（2/3）。Q3：六分频，占空比 333% ，（1/3）。
2、因此，clk1 2个周期等于clk2的一个周期。
3、CLK一般是单片机自动输出的一个连续的脉冲，不同的单片机输出的，CLK是不同的，比如说1/6分频的单片机，CLK就是主频的1/6，所以说，CLK不一定等于系统时钟。
4、性质不同 SCLK：SCLK是一种有固定周期并与运行无关的信号量。CLK：CLK是一种脉冲信号。
5、begin if （cnt_10==4）begin cnt_10 = 0；clk_10s=~clk_10s；end else begin cnt_10 = cnt_10 +1；clk_10s= clk_10s；end end 60的，cnt就在29归零，同时clk_60s反向 是在半周期反向才是占空比1：1。
6、仅仅看波形图自然是相同，结合时钟分析就有相位差。用同一个时钟触发，二者输出波形相差半个时钟周期。
